数字电路与FPGA

《数字电路与FPGA》

第一部分 课程性质与任务

一、课程性质与特点

《数字电路与FPGA》是高等教育自学考试、通信工程专业的一门专业基础课，是在《电路分析》、《电子线路与pspice》课程知识的基础上开设的必修课程之一，本课程的学习为通信系统底层硬件电路设计自动化打下了坚实的基础。

本课程详细论述数字逻辑电路的基本知识和基本电路的工作原理与特性，重点介绍了组合逻辑电路，时序逻辑电路与可编程逻辑器件CPLD与FPGA，结合数字电路与系统在CPLD与FPGA上的实现详细介绍了CPLD与FPGA的硬件描述语言，并上机进行实践。通过学习可以使考生对上述内容有一个完整的、系统的认识，达到熟悉并掌握数字电路与FPGA的基本理论和人工与MAX+PLVSⅡ开发软件的分析与设计方法，为后续课程的学习打好基础。

本大纲是根据教育部（天津市）制定的高等教育自学考试通信工程专业培养目标编写的，立足于培养高素质人才，适应通信工程专业的培养方向，本大纲的内容尽可能简明实用，便于自学。

二、课程目标与基本要求

本课程的目标和任务是使学生通过本课程的自学和辅导考试，进行有关数字电路和FPGA的基本理论，基本知识与基本技能的考察和训练，并了解数字电路分析与设计的现

代进程，为以后的学习和工作打下坚实的基础。

课程的基本要求如下：

1、掌握数字逻辑的基础知识：对各类数制的定义，表示方法，相互间的转换，码制与常用的编码，基本逻辑与复合逻辑的定义，表示符号能熟记并能灵活应用；对逻辑代数的基本运算公式、基本定理和逻辑函数的标准表达形式能正确理解，并能熟练的应用逻辑函数的化简方法。

2、理解TTL集成门电路和CMOS集成门电路的工作原理与逻辑功能，掌握各类组合逻辑电路的人工分析与设计方法并能采用EDA方法（即应用VHDL、Verilog或AHDL硬件描述语言）进行分析与设计。

3、理解各类触发器、波形变换与产生电路的组成与工作原理。

4、掌握各类时序逻辑电路的人工分析方法，并能熟练应用EDA的分析与设计方法。

5、了解程序逻辑电路的组成和应用，掌握半导体存储器的工作原理和使用方法。

6、掌握可编程逻辑器CPLD与FPGA的基本结构特点和使用场合的选择，了解它们的编程方法并能熟练应用。

7、了解三种硬件描述语言（VHDL、Verilog HDL和AHDL）、并能掌握其中一种用于CPLD与FPGA的设计。

8、通过上机实验学习并掌握MAX+PLOSⅡ开发软件的上机操作以及完成数字电路与

系统的分析设计全过程。

三、与本专业其他课程的关系

本课程在通信工程专业的教育计划中被列为专业基础课，在电路分析（或电工基理）、信号与系统、电子成路与PSpice与通信硬件电路课程之间有承前启后的相互联系作用，对全面掌握通信工程专业各学科的知识起重要的基础作用

第二部分 考核内容与考核目标

第一章 数字逻辑基础

一、学习目的与要求

通过本章学习了解模拟信号与数字信号的特点，掌握数制及其相互间的转换，码制与编码的基本概念和基本形式。理解逻辑代数的基本概念、掌握逻辑代数的基本公式和定理，以及逻辑函数的构成与表示方法。

二、考核知识点与考核目标

（一）数制（一般）

识记：二进制、八进制、十进制和十六进制数的定义与表示方法

（二）数制间的转换（一般）

应用：十进制数与N进制数的转换；N进制数与十进制数的转换；二进制数与八进制数间的转换；二进制数与十六进制数间的转换。

（三）码制与编码（一般）

识记：原码、反码和补码的定义表达方式及其应用

（四）逻辑代数的基本概念（一般）

识记：基本逻辑（与、或、非逻辑）、复合逻辑（与非、或非、与或非、异或和同或逻辑）的定义与逻辑符号的表达方式。

（五）逻辑代数的运算法则（一般）

理解：逻辑代数的基本运算公式、基本定理、逻辑变量和逻辑函数的标准形式。

应用：逻辑函数的公式简化法和长诺图简化法的规定及其应用。

第二章 门电路

一、学习目的与要求

通过本章学习了解构成门电路的基本元件的开关特性，理解目前广泛使用的TTL集成门电路和CMOS集成门电路的工作原理与逻辑功能。了解发射极耦合逻辑电路ECL和集成注入逻辑电路I2L的基本特点。

二、考核知识点与考核目标

（一）晶体二极管和三极管的开关特性与分主元件门（次重点）

识记：各类分立元件门的逻辑符号与相应的真值表。

理解：晶体二极管和三极管的稳态开关特性和瞬态开关特性以各类门的逻辑功能。

（二）TTL集成逻辑门和MOS集成逻辑门（次重点）

识记：TTL集成逻辑门和MOS集成逻辑门的主要技术指标。

（工作速度、抗干扰能力和静态功耗）

理解：TTL集成逻辑门和MOS集成逻辑门的工作原理与外部特性以及各类门的逻辑功能。

（三）TTL集成逻辑门和MOS集成逻辑门之间的连接（次重点）

应用：TTL集成逻辑门驱动MOS集成逻辑门与MOS集成逻辑门驱动TTL集成逻辑门。

（四）ECL发射极耦合逻辑电路与I2L集成注入逻辑电路（一般）

识记：ECL与I2L的基本特点。

第三章 组合逻辑电路

一、学习目的与要求

通过本章学习掌握组合逻辑电路的特点，组合逻辑电路的分析方法和设计方法。理解加法器、编码器、译码器、数据选择器、数据比较器、奇偶校验器等常用组合逻辑电路的电路结构、工作原理与使用方法以及组合逻辑电路中的竞争——冒险的消除方法。

二、考核知识点与考核目标

（一）组合电路的基本知识（一般）

识记：组合逻辑电路的结构与特点；组合逻辑电路的一般分析方法与设计方法。

（二）常用的组合逻辑电路（重点）

识记：常组合逻辑电路和逻辑符号。

理解：加法器、编码器、译码器、数据选择器、数据比较器、奇偶校验器等常用组合逻辑电路的组成，工作原理与使用方法以及竞争——冒险的消除方法。

应用：采用译码器、数据选择器实现组合逻辑电路。

第四章 触发器与波形变换、产生电路

一、学习目的与要求

通过本章学习掌握各类触发器的基本工作原理、电路结构和功能的表示方法。了解波形变换、产生电路常用电路的组成与工作原理。

二、考核知识点与考核目标

（一）基本RS触发器（次重点）

识记：二类基本RS触发器（由与非门和或非门构成）的电路结构与逻辑符号。

理解：二类基本RS触发器的工作原理。

应用：应用真值表、特性方程、状态转换图和时序表示基本RS触发器的逻辑功能。

（二）钟控触发器（重点）

识记：钟控RS触发器、钟控D触发器、钟控JK触发器、钟控T触发器和T’触发器的电路与逻辑符号。

理解：各类钟控触发器的工作原理

应用：各类钟控触发器逻辑功能的表示方法

（三）集成触发器（次重点）

理解：主从结构JK触发器与CMDS主从D触发器，边沿JK触发器和D触发器的工作原理。

（四）触发器之间的转换（一般）

理解：用JK触发器和D触发器实现其它类型触发器的转换的方法。

（五）施密特触发器（一般）

理解：施密特触发器的组成方式、工作原理及基本应用。

（六）单稳态触发器（一般）

理解：单稳态触发器的组成方式、工作原理及基本应用。

（七）多谐振荡器（一般）

理解：各类多谐振荡器的组成与工作原理。

（八）555集成定时器（一般）

理解：555集成定时器的工作原理及其基本应用。

第五章 时序逻辑电路

一、学习目的与要求

通过本章学习掌握时序逻辑电路和的分析方法和步骤，并能应用于锁存器、寄存器、移位寄存器、计数器以及应用电路的分析；了解时序逻辑电路的设计方法和步骤，并能应

用于各类计数器，码检测电路、码制转换电路的设计。

二、考核知识点与考核目标

（一）时序逻辑电路的分析方法（一般）

理解：各类锁存器、寄存器与移位寄存器的工作原理与分析方法。

应用：同步计数器、异步计数器、移存型计数器及其应用电路的工作原理与分析方法。

（二）时序逻辑电路的设计方法（一般）

理解：通过具体实例（如各类计数器、码检测电路、码制转换电路等）说明时序逻辑电路的设计方法与步骤。

（注：考虑到中、小规模集成电路的设计方法和相应的堆砌技术正在迅速的退出历史舞台、取而代之的CPLD和FPGA的应用，彻底改变了传统的数字系统的设计方法、设计过程和设计概念。并且在本课程将作为重点内容给以讲解，所以在本章对传统的时序逻辑电路的设计方法只作一般了解内容，不再作重点内容要求。）

第六章 程序逻辑电路

一、学习目的与要求

通过本章学习了解程序逻辑电路的结构组成、特点和应用，掌握半导体存储器和工作原理和使用方法。

二、考核知识点与考核目标

（一）半导体存储器

识记：半导体存储器的结构与分类以及常用的典型芯片功能。

理解：静态随机存储器（SRAM）、动态随机存储器（DRAM）的组成与工作原理；只读存储器（ROM）的分类与各类的基本组成与工作原理。

应用：随机存储器（RAM）的扩展方法；只读存储器对数据、程序的存放；对组合逻辑电路的实现；对码制转换的实现。

（二）程序逻辑电路（一般）

理解：程序逻辑电路的组成、特点和应用。

第七章 CPLD与FPGA

一、学习目的与要求

通过本章学习掌握各种类型的CPLD和FPGA的电路结构、工作原理和使用场合，了解它们的编程方法并能熟练应用。

二、考核知识点与考核目标

（一）CPLD和FPGA的工作原理与结构特点（重点）

识记：可编程逻辑的类别与CPLD和FPGA在可编程逻辑器件中的地位；常用的CPLD和FPGA型号与性能参数。

理解：CPLD和FPGA的结构组成与工作原理以及两者区别。

应用：根据实际设计的需要能够正确选择CPLD或FPGA的器件类型。

（二）CPLD和FPGA应用的设计（重点）

识记：根据CPLD和FPGA的一般设计流程，能够说明完成设计的输入、设计的处理、设计的检验和器件的下载编程

第八章 CPLD和FPGA的硬件描述语言

一、学习目的与要求

通过本章学习了解目前国内流行的三种（AHDL、VHDL和Vertlog HDL）硬件描述语言的基本内容和特点，并掌握其中一种硬件描述语言及其在CPLD和FPGA设计中的应用。

二、考核知识点与考核目标

在此以VHDL的硬件描述语言为例给以说明：

（一）VHDL设计的基本结构（一般）

识记：VHDL设计文件中的库、包集合、实体、结构体和配置的含义和作用。

（二）VHDL语言的客体，数据类型与运算操作符（次重点）

识记：VHDL语言中的客体类型、数据类型的表示方法，以及各类运算操作符的功能与操作的数据类型。

（三）VHDL的基本描述语句（重点）

识记：顺序语句和并行语句包含的内容与应用范围。

理解：各种顺序语句和并行语句的描述语句格式及含义。

应用：能够应用VHDL的基本描述语句编写出数字电路与系统（组合逻辑电路与时序电路）的文本设计文件。

（四）VHDL设计工具软件（重点）

应用：能够在目前国内流行的四种EDA工具（①Altera公司的MAX+plusⅡ②xilinx Foundation VHDL③isp VHDL④Lattice isp EXPERT）上选一种对所设计出的数字电路与系统的VHDL设计文件进行编辑、编译、综合、仿真、适配、配置、下载和硬件调试等技术操作。

第三部分 实验环节

实验一 组合逻辑电路实验

一、目的与要求

熟悉SSI与MSI组合逻辑电路的功能与测量方法

二、实验内容

1、用与门、异或门搭接全加器，并测量其功能；

2、同4片1位全加器搭接成4位串行进位加法器，并测试其功能；

3、用译码器/数据选择器实现全加器，并测试其功能。

实验二 触发器与计数器实验

一、目的与要求

熟悉各类触发器和实际功能、触发器间转换的实现，和同步计数器与异步计数器的功能测试。

二、实验内容

1、测试几种典型的触发器的实际功能特性；

2、完成JK触发器向D或T触发器的转换，并测试其功能特性；

3、完成D触发器向JK触发器、T触发器的转换，并测试其功能特性；

4、同步和异步计数器的功能测试。

实验三 CPLD/FPGA实验 一— 组合逻辑设计

一、目的与要求

通过一个简单的3-8译码器的CPLD设计、掌握组合逻辑电路的CPLD/FPGA设计方法、了解在MAX+PLUSⅡ开发平台上的CPLD设计的全过程。

二、实验内容

1、熟悉MAX+PLUSⅡ开发环境，了解各界面，菜单的含义；

2、熟悉三种输入文件的输入方法；

3、完成3-8译码器文本设计文件（或图形文件）的输入、编译逻辑综合、仿真、测试、下载的全过程；

4、实验报告要求

论述实验步骤

写一些对于三种输入方法的心得体会。

实验四 CPLD/FPGA实验二 —— 扫描显示电路的驱动

一、目的与要求

在MAX+PLUSⅡ开发平台完成8位七段数码管显示模块和标准扫描驱动电路模块的功能设计，在仿真过程中感受“扫描”的过程，在实验系统中观察字符亮度和显示刷新的效果。

二、实验内容

1、有拨码开关产生8421BCD码、用CPLD/FPGA产生字形编码电路和扫描驱动电路，经编译输入文件，仿真正确后进行设计实现；

2、调节时钟频率，感受扫描的过程，并观察字符亮度和显示刷新的效果；

3、编一个简单的从O~F轮换显示十六进制的电路。

实验五 CPLD/FPGA实验三 —— 计数器和时序电路

一、目的与要求

熟悉在MAX+PLUSⅡ开发平台上采用D触发器、JK触发器的原图或原语的方式设计计数器，采用宏及其组合连接方式设计计数器。

二、实验内容

1、用D触发器设计异步四位二进制加法计数器；

2、用JK触发器设计异步二一十进制减法计数器；

3、用74LS161两个宏连接成八位二进制同步计数器；

4、用74LS390两个宏连接成八位二一十进制异步计数器

实验六 CPLD/FPGA实验 —— 数字钟综合设计

一、目的与要求

通过在数字钟CPLD/FPGA实现的设计、掌握CPLD/FPGA的层次化自顶向下的设计方法（Top——Down）、完成多位计数器相连、实现十进制、六十进制、二十四进制计数器的设计方法。

二、实验内容

在同—个CPLD/FPLD芯片上实现如下电路模块的设计

1、时钟计数： 秒——60进制BCD码计数

分——60进制BCD码计数

时——24进制BCD码计数

同时整个计数器有清零、调分、调时功能。

2、有驱动8位七段共阴极的扫描数码管的片选驱动信号输出的七段字行译码输出。

三、实践环节部分考核方式与环境要求

1、考核环境

上机考核需要在PC机上按装MAX+PLUSⅡ10.0以上版本的软件开发工具

2、考核方式

采用终结性考试

第四部分 有关说明与实施要求

一、考核目标的能力层次表述

本大纲在考核目标中，按照“识记”、“理解”、“应用”三个能力层次规定其应达到的能力层次要求，各能力层次为递进等级关系，后者必须建立在前者的基础上，其含义是：

识记：能知道有关的名词、概念、知识的含义、并能正确认识和表述，是低层次的要求。

理解：在识记的基础上，能全面把握基本概念、基本原理、基本方法、能掌握有关的概念、原理、方法的区别与联系是较高层次的要求。

应用：在理解的基本上，能运用基本概念、基本原理、基本方法联系学过的多个知识

点分析和解决有关的理论问题和实际问题，是最高层次的要求。

二、教材

指定教材：

《数字电路与FPGA》 刘常澍、赵雅兴编 人民邮电出版社 2004年8月

参考教材：

《FPGA原理、设计与应用》 赵雅兴主编 天津大学出版社 2002年3月第3次印刷

三、自学方法指导

1、在开始阅读指定教材某一章之前，先翻阅大纲中有关这一章的考核知识点及对知识点的能力层次要求和考核目标。以便在阅读教材时做到心中有数，有的放矢。

2、在阅读教材时，要逐段细读，逐句推敲，集中精力，吃透每一个知识点，对基本概念必须深刻理解，对于基本理论必须彻底弄清，对基本方法必须牢固掌握。

3、在自学过程中，既要思考问题，也要做好阅读笔记，把教材中的基本概念、原理、方法加以整理。这可从中加深对问题的认识，理解和记忆，以利于突出重点，并涵盖整个内容，可以不断提高自学能力。

4、完成书后作业的适当的辅导练习是理解、消化和巩固所学知识、培养分析问题、解

决问题及提高能力的重要环节。在做练习之前，应认真阅读教材，按考核目标所要求的不同层次、掌握教材内容，在练习过程中对所学知识进行合理的回顾与发挥，注重理论联系实际和具体问题具体分析，解题应注意培养逻辑性，针对问题围绕相关知识点进行层次（步骤）分明的论述或推导，明确各层次（步骤）间的逻辑关系。

四、对社会助学的要求

1、应熟知考试大纲对课程提出的总要求和各章的知识点。

2、应掌握各知识点要求达到有能力层次，并深刻理解对各知识点的考核目标。

3、辅导时，应以考试大纲为依据，指定的教材和参考教材为基础，以免与大纲脱节。

4、辅导时，应对学习方法进行指导，提倡“认真阅读教材、刻苦钻研教材、主动争取帮助、依靠自己学通”的方法。

5、辅导时注意突出重点，对考生提出的问题，不有问即答，而采用积极启发引导方式搞清问题。

6、注意对应考者能力的培养，特别是自学能力的培养，引导考生逐步学会学习，在自学过程中善于提出问题，分析问题做出判断，解决问题。

7、要使学生了解试题的难易与能力层次高低两者不完全是一回事，在各个能力层次中会存在着不同难度的试题。

8、助学学时：本课程共6学分、理论课5学分、实验课1学分，建议助学总课时108

学时，课时分配如下：

章 次 内 容 学 时

第一章 数字逻辑基础 8

第二章 门电路 8

第三章 组合逻辑电路 10

第四章 触发器与波形变换、产生电路 10

第五章 时序逻辑电路 10

第六章 程序逻辑电路 8

第七章 可编程逻辑器件中CPLD与FPGA 8

第八章 CPLD与FPGA的硬件描述语言 28

笔试课时总计 90

实验一 组合逻辑电路实验 3

实验二 触发器与计数器实验 3

实验三 CPLD与FPGA实验I——组合逻辑设计 3

实验四 CPLD与FPGA实验II——扫描显示电路的驱动 3

实验五 CPLD与FPGA实验III——计数器和时序电路 3

实验六 CPLD与FPGA实验Ⅳ——数字钟综合设计 3

实践课时总计 18

五、关于命题考试的若干规定

1、本大纲各章所提到的内容和考核目标都是考试内容，试题覆盖到章，适当突出重点；

2、试卷中对不同能力层次的试题比例大致是：“识记”为20%，“理解”为35%，“应用”为45%；

3、试题难易程度应合理：易、较易、较难、难的比例为2:3:3:2；

4、每份试卷中各类考核点所占比例约为：重点占%，次重点占25%，一般占10%；

5、试题类型一般分为：填空、选择、分析和设计等类型；

6、考试采用闭卷笔试、考试时间150分钟，采用百分制评分，60分合格。

六、题型示例

（一）填空

1、 ．

2、一个硬件描述语言（例如VHDL）描述的最简单的数字电路合法文本设计文件包含有 ．

3、逻辑函数 化简结果为 ．

（二）选择

1、在（a）TTL、（b）CMOS、（c）ECL这几种类型的集成电路产品中选择抗干扰能力最强的产品是 ．

2、在VHDL数据对象（或者称为客件）（a）变量、（b）信号、（c）常量中选择仅能用于进程、函数和过程的是 ．

（三）分析题

1、分析图一电路的逻辑功能、写出 、 的函数表达式，列出真值表，并指出该电路完成什么功能。

图一

2、已知某数字电路的硬件描述语言（例如VHDL）描述的文本设计文件如下，请分析后画出该数字电路的逻辑电路图。

LIBRARY IEEE；

VSE IEEE. STD_LOGIC_11.ALL；

ENTITY h_adder is

PORT （a，b：IN STD_LOGIC；

So，Co：OUT STD_LOGIC）；

END h_adder；

ARCHITECTURE Example 2 OF h_adder

BEGIN

So <= a XOR b；

Co <= a AND b；

END ARCHITECURE example 2；

（四）设计题

用硬件描述语言设计4位同步二进制加法计数器，输入为时钟CLK和异步清除端CLR，进位输出端为C。